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一種MCU時鐘系統的設計
摘要：介紹了一個基于ＭＣＵ內核的時鐘系統的設計，給出了其電路結構并詳細地分析了系統的工作原理。該系統能生成兩相不重疊時鐘，利用靜態鎖存器保存動態信息，提供三種電源管理方式以適應低功耗應用。在上華（ＣＳＭＣ）０．６μｍ工藝庫下，利用ＣａｄｅｎｃｅＥＤＡ工具對電路進行了仿真，仿真結果驗證了設計的準確性。關鍵詞：微控制器時鐘系統兩相不重疊時鐘
時鐘系統是微控制器（ＭＣＵ）的一個重要部分，它產生的時鐘信號要貫穿整個芯片。時鐘系統設計得好壞關系到芯片能否正常工作。在工作頻率較低的情況下，時鐘系統可以通過綜合產生，即用Ｖｅｒｉｌｏｇ／ＶＨＤＬ語言描述電路，并用ＥＤＡ工具進行綜合。然而，用工具綜合存在電路性能低、優化率不高的問題，不適合應用在各種高性能微處理器芯片上。而采用人工設計邏輯并手工輸入電路圖甚至物理版圖的方式，能使設計的電路靈活，性能更好。基于這些考慮，設計了一個ＭＣＵ時鐘系統。
１基本時鐘輸入的選擇
ＣＰＵ核分微處理器（ＭＰＵ）和微控制器（ＭＣＵ），兩者的基本時鐘一般都以單頻方波的形式提供。時鐘有三種產生方式：
（１）用晶體振蕩器產生精確而穩定的時鐘信號；
（２）用壓控振蕩器產生可調頻率范圍較寬的時鐘信號；
（３）結合以上兩種技術，用壓控振蕩器生成時鐘信號。
基本時鐘信號的產生可以有芯片外和芯片內兩種方法。但是時鐘信號必須是穩定的信號，對于穩定度要求特別高的場合（如ＭＰＵ和ＭＣＵ），采用芯片外提供是必不可少的。故本設計采用外接晶振的方法。
２兩相時鐘方案
時鐘技術是決定和影響電路功耗的主要因素，時鐘偏差是引起電路競爭冒險的主要原因。為了消除競爭、提高頻率、降低功耗，在基本時鐘方案方面，ＭＰＵ和ＭＣＵ一般有三種選擇：單相時鐘、多相時鐘和沿觸發方案。在當前的設計中，沿觸發方案由于在數據傳遞方面有一定困難已很少被使用。單相時鐘方案因為在時序和傳輸上比較簡單可靠，在所有的方案中使用的晶體管也是最少，所以被一些高性能芯片使用，如ＤＥＣ公司?現被ＨＰ公司并購?的Ａｌｐｈａ２１６６４微處理器。但是，對ＣＭＯＳ電路來說，采用單相時鐘就無法使用動態電路，而且因組合邏輯塊中邏輯元件的速度高低都受到限制而呈現困難。
圖１是一個單相有限狀態機，圓圈內為組合邏輯塊ＣＬ。
設ＴＬ＋ＴＨ＝ＴＰ，其中ＴＰ為時鐘周期，ＴＨ和ＴＬ分別為時鐘高電平和低電平時間。如果要使時鐘定時與數據無關，則最長的傳播延遲必須小于ＴＰ，信號（甚至可能是由于內部競爭冒險產生的尖峰所造成的假信號）到達ＣＬ輸出端可能取的最短時間必須大于ＴＨ。令τＣＬ代表ＣＬ延遲范圍，則：
ＴＨ＜τＣＬ＜ＴＰ（１）
（１）式表明，信號通過ＣＬ的每一個延遲都必須介于ＴＨ和ＴＰ之間。正是這種雙邊約束特性使單相時鐘難以實現。對于多相時鐘，則可以消除這種雙邊約束，而使其轉化為單邊約束。圖２（ａ）所示為采用兩相非重疊時鐘Φ１和Φ２（Φ１×Φ２＝０），對應時鐘波形示于圖２（ｂ），Ｔ１和Ｔ３分別是Φ１和Φ２為高電平時的時間，Ｔ２是Φ１到Φ２之間電平為低的時間，Ｔ４則是Φ２到Φ１之間電平為低的時間。當Φ２電平變高時信號開始通過ＣＬ傳輸，并且必須在Φ１電平變低之前結束。于是得：
τＣＬ＜Ｔ１＋Ｔ３＋Ｔ４或τＣＬ＜Ｔｐ－Ｔ２（２）
其中，Ｔｐ＝Ｔ１＋Ｔ２＋Ｔ３＋Ｔ４
圖4二分頻電路及時鐘驅動器
這樣就可把雙邊約束（１）式簡化為單邊約束（２）式了。無論是有效信號或是無效信號，都可以以任意快的速度通過ＣＬ而不會造成競爭。
當然，相數過多又會使設計復雜度提高，因此這里選擇了兩相不重疊時鐘。
３時鐘系統邏輯電路設計
３．１兩相不重疊時鐘產生的方法
兩相不重疊時鐘產生電路如圖３所示。ｃｌｋ為外部晶振產生的送入ＭＣＵ的單相時鐘，Ｉ１是ＭＣＵ內部產生的保護信號，正常工作時Ｉ１為低電平，發生故障時?如由于噪聲干擾導致ＰＳＥＮ和ＲＤ、ＷＲ同時有效的錯誤發生時?Ｉ１變成高電平而關閉時鐘；當系統復位時，會使得圖３中Ｉ１為低電平，恢復ｃｌｋ的輸入。由于正常情況下ＰＤ為低電平，所以ｃｌｋ等同于經過三個非門變成圖中的單相輸入信號，加到用“或非”門交叉而構成的Ｒ－Ｓ觸發器，單相時鐘從左邊加到一個“或非”門上，反相后加到另一個“或非”門上，這樣得到的ＣＫ１和ＣＫ２是不重疊的。單相時鐘與雙相時鐘的對應關系如圖３所示。
當信號Ｖ變成高電平時（因為正常工作時ＰＤ一直保持為０），Ｍ１管關斷，信號就一直保存在靜態鎖存器中。每當時鐘信號變高時，就把靜態鎖存器的輸出傳給Ｗ，使得Ｗ一直處于低電平而不影響“或非”門Ａ１，故圖３中Ａ１可以簡化為二輸入。
在時鐘受到一個邏輯信號（也就是門控時鐘）控制的情況下，可能會有一些動態節點不被刷新。為了避免這種錯誤，采用由一個ＮＭＯＳ控制管Ｍ２加兩個交叉耦合反相器組成靜態鎖存器。其中反饋管采用的倒比Ｗ／Ｌ很小（＜１），可以作為電平恢復器件，這樣有利于保存信息。
３．２二分頻電路
通常把一周期指令的執行時間稱為一個機器周期，并進一步劃分為２～６個狀態（高速ＭＣＵ到標準ＭＣＵ），每一狀態有兩相時鐘，即為兩個節拍，每個節拍持續一個振蕩周期。如何向芯片內部提供一個兩節拍的時鐘信號呢？這就需要二分頻電路對外部振蕩信號進行分頻，使得在每個時鐘的前半周期，節拍１信號有效；后半周期，節拍２信號有效。
二分頻電路是由兩個靜態鎖存器組成的觸發器，如圖４所示。其中ＣＫ１和ＣＫ２是兩相不重疊時鐘，當ＣＫ１＝０，ＣＫ２＝１時，靜態鎖存器ｂ的輸出經過一個反相器提供ＣＫ３和ＣＫ４，使得ＣＫ３＝０，ＣＫ４＝１；經過半個周期后，ＣＫ１＝１，ＣＫ２＝０，Ｍ４斷開，低電平信號存儲在靜態鎖存器ａ中，使ＣＫ３的值不變，這樣ＣＫ３延續了一個周期的低電平（高電平），就形成了兩分頻，如此形成的時鐘信號周期增加一倍。ＣＫ４由ＣＫ３經過一個反相器形成，兩者相位相反。
３．３時鐘驅動器及分配
影響時鐘偏差主要有以下幾個因素：
·連接時鐘數的連線；
·時鐘數的拓撲結構；
·時鐘的驅動；
·時鐘線的負載；
·時鐘的上升及下降時間。
在ＭＣＵ內部，時鐘信號要驅動大的負載，是負載最重的信號，有可能導致電路延時和時鐘偏差。消除的方法之一是增強驅動能力。設計的驅動器如圖４（二分頻電路除外）所示。最初的時鐘信號由二分頻電路輸出的ＣＫ３和ＣＫ４提供。值得注意的是，為了提高翻轉速度增加了旁路管，即ＰＭＯＳ晶體管Ｍ５、Ｍ７和ＮＭＯＳ晶體管Ｍ６、Ｍ８，而且它們的Ｗ／Ｌ比要取得足夠大?如設計的為３５０／１，這樣就不需要外部附加自舉電容。當然為了防止導通電流過激（ｄｉ／ｄｔ），可以加入電阻起穩定作用。該時鐘驅動器的一個重要特點，就是所產生的兩相不重疊時鐘的相位與時鐘負載無關，輸出Ｃｌｋ３和Ｃｌｋ４能高到ＶＤＤ電平和低到地電平。
圖6IDL控制通生CPU內部的時鐘信號
在ＭＣＵ內部合理分配時鐘網絡。通常有兩種方法：線形緩沖和樹形緩沖。考慮到ＭＣＵ內部時鐘負載比較大，采用圖５所示的樹形緩沖將時鐘電路分成若干分支。時鐘分配的各個分支在各級之間具有相同的相對扇出，同時每個分支所帶負載數目基本相同，因為不平衡的分支是時鐘歪斜的主要原因。
３．４低功耗設計
低功耗設計要求時鐘網絡盡量簡單，晶體管尺寸盡量小，并且應盡量減少不必要的電路節點翻轉，所以設計的ＭＣＵ一方面要大量采用只有三個元件組成的靜態鎖存器，參見圖３；另一方面要有三種工作功率管理模式，即正常、空閑、掉電三種方式，以滿足低功耗方式的應用。因此，內部所使用的時鐘分三類，第一類送入部分控制器和數據通道（ＣＰＵ核），在低功耗方式（空閑）下時鐘關閉，如圖６中的Ｃｌｋ５和Ｃｌｋ６；第二類用于控制定時器，如Ｃｌｋ１和Ｃｌｋ２；第三類則用于控制中斷電路和串行口的時鐘，如Ｃｌｋ３和Ｃｌｋ４。后兩類不受低功耗方式的限制。
（１）在掉電方式（ＰＤ＝１）下，時鐘信號發生器及內部所有的
功能部件都停止工作。如圖３所示，ＰＤ＝１時，封鎖一個“與非”門和一個“或非”門，使Ｖ一直為低電平，輸給Ｒ－Ｓ觸發器的單相時鐘的狀態被固定，或為低電平或為高電平，這樣整個芯片的時鐘信號被凍結。
（２）在空閑方式（ＩＤＬ＝１）下，時鐘信號繼續提供給中斷邏輯、串行口、定時器，但ＣＰＵ的時鐘被切斷了。如圖６所示，ＩＤＬ＝１時，“或非”門輸出為低電平，“與非”門輸出為高電平，通過時鐘驅動器使得Ｃｌｋ５＝１、Ｃｌｋ６＝０，這樣通往ＣＰＵ的信號就被凍結了。
圖7用CSMC0.6um工藝庫對時鐘電路的邏輯仿真
４設計驗證與總結
綜合圖３、圖４、圖６就構成了整個時鐘系統。為了對電路進行邏輯仿真，首先在ＣＡＤＥＮＣＥ的Ｃｏｍｐｏｓｅｒ－ｓｃｈｅｍａｔｉｃ中調用ＣＳＭＣ０．６μｍ標準單元工藝庫，設置好管子參數，畫出電路圖。然后進入ＡｎａｌｏｇＡｒｔｉｓｔＳｉｍｕｌａｔｉｏｎ環境進行參數較理想化的電路仿真。其中ｃｌｋ的脈寬為０．５μｓ，周期為１μｓ，將各種信號（如ＰＤ、ＩＤＬ）的上升時間和下降時間設置為０．００２μｓ?整個仿真時間取１６μｓ，參考電壓為５Ｖ，得到的仿真結果如圖７所示。可以看到Ｉ１＝１時，通往內部的各時鐘信號被封鎖；ＰＤ＝１時，所有時鐘（Ｃｌｋ１～Ｃｌｋ６）被凍結；而ＩＤＬ＝１時?只有通往ＣＰＵ的Ｃｌｋ５和Ｃｌｋ６被凍結，因此各信號滿足設計要求。
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