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一個嵌入式系統的Petri網模型與CPLD實現
摘要：將Ｐｅｔｒｉ網與ＶＨＤＬ結合，運用Ｐｅｔｒｉ網建立硬件系統模型，然后采用ＶＨＤＬ語言進行設計，最終下載到ＣＰＬＤ，成功地實現了整個硬件系統的邏輯控制器設計。關鍵詞：Ｐｅｔｒｉ網 Ｃ／Ｅ模型 ＶＨＤＬ ＣＰＬＤ
Ｐｅｔｒｉ網是異步并發系統，沒有人為的控制流，直觀地表示了非確定性；且可以圖形化的方式描述復雜的系統，并可運用數學工具進行分析。因此，其在軟件系統的建模與仿真中得到廣泛應用。Ｐｅｔｒｉ網自身具備的可運行性方便了系統形式化描述級的模擬，可以用于表達不同抽象級上的系統概念并清楚地描述整個系統的運作過程。筆者發現Ｐｅｔｒｉ網的應用目前僅局限于軟件系統的設計，例如網絡協議、物流管理等，而在硬件系統中卻很少涉足。硬件系統隨著功能的日益增強，其功能描述也越來越復雜。基于硬件系統描述的ＶＨＤＬ語言以其強大的硬件描述能力，已被廣大科研工作者所采用。ＶＨＤＬ語言也適用于描述異步并發系統，因此可與Ｐｅｔｒｉ網建立的模型聯系起來。
本文采用自頂向下與層次分析相結合的設計方法?用Ｐｅｔｒｉ網的一個子類Ｃ／Ｅ系統（條件／事件系統）對視頻輸入卡的邏輯控制器建立模型。針對控制器Ｃ／Ｅ模型中關心和需要觀察的變量，確定ＶＨＤＬ描述的實體和端口，由Ｃ／Ｅ系統網的拓撲結構確定條件和事件間的邏輯關系，構造ＶＨＤＬ語言中的結構體。采用ＥＤＡ開發工具ＭＡＸ＋ＰＬＵＳ ＩＩ進行代碼設計，邏輯綜合，并對設計進行仿真，最后下載到ＣＰＬＤ，驗證了邏輯控制器設計的正確性。
圖1 視頻輸入卡結構框圖
１ 應用背景及控制器功能要求
圖１為某一視頻輸入卡結構框圖。前端視頻信號經過解碼、緩沖后，將數據送入ＤＳＰ處理。其中由邏輯控制器協調各部分之間的運作。從圖１中可以看出，邏輯控制器與視頻切換、視頻解碼、視頻數據緩存以及ＤＳＰ等部分存在聯系，歸納起來需要完成五個基本功能：視頻通道切換控制；插入行標志信息；ＦＩＦＯ的初始化操作；寫ＦＩＦＯ；讀ＦＩＦＯ。
要完成上述五個基本功能，必須保證每個功能與另一功能之間不存在沖突，但允許存在并發行為，同時它們之間的邏輯順序應保持一致。因此需要一個主控模塊協調各部分的操作。各功能部分之間的邏輯關系比較復雜，涉及到圖像數據的行同步以及場同步等問題，一旦出錯，則接收的就不是有效的圖像數據，后續工作也不能正常進行。為此，首先建立Ｐｅｔｒｉ網模型，并運用數學工具進行分析，最后采用ＶＨＤＬ語言實現。
２ 控制器Ｐｅｔｒｉ網模型
應用Ｐｅｔｒｉ網的一個子類Ｃ／Ｅ建立視頻輸入卡的邏輯控制器模型。控制器實現的五大功能，在滿足各自條件的情況下，能夠正確地完成相關操作。如果將每個功能展開進行Ｐｅｔｒｉ網模型設計，將會使整個Ｃ／Ｅ系統的節點過多。節點一多，則不易分析其性質和計算它的可達樹、不變量等參數。Ｐｅｔｒｉ網特有的直觀易懂、適于交流的圖形表示也就失去了意義。采用層次分析的方法，首先在頂層根據各功能要求建立一個Ｐｅｔｒｉ網模型，然后在各個模塊內部建立更詳細的子模型。鑒于頂層和底層的分析方法類似，只將頂層模型展開討論。網絡的一些動態特性，如庫所與變遷的含義如表１所示。
表1 庫所和變遷的含義
邏輯控制器頂層Ｐｅｔｒｉ網模型如圖２所示。該模型是一個基本網系統，其狀態元素稱為條件，變遷元素稱為事件。事件的發生改變條件的狀態（成真與否），引起信息在網上的流動?１?。由條件和事件組成的有向網通常表現為三元組（Ｂ，Ｅ；Ｆ），其中Ｂ為條件集，Ｅ為事件集。同時該模型還滿足如下條件：
·（Ｂ，Ｅ；Ｆ）為簡單網；
·Ｂ中每個條件都有機會成真，也有機會成假；
·Ｅ中每個事件都有機會發生；
·由初始情態ｃｉ導出的可達情態集是完全可到達關系Ｒ下的等價類。
因此，該模型還是一個Ｃ／Ｅ系統。在Ｐｅｔｒｉ網仿真軟件Ｖｉｓｕａｌ Ｏｂｊｅｃｔ Ｎｅｔ＋＋中進行仿真測試，結果表明該模型能很好地描述控制器各部分之間的邏輯關系。
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３ ＶＨＤＬ程序的基本單元設計
ＣＰＬＤ（復雜可編程邏輯器件）是處于并行工作方式的基本電路單元構成的高速、大規模集成器件，可作為一種并發系統模型與Ｐｅｔｒｉ網建立聯系。ＶＨＤＬ作為一種硬件描述語言，支持行為描述、數據流描述和結構化描述等多種描述方法，可以用并行和順序多種語句方式描述實際的系統，并可采用ＶＨＤＬ的并行語句描述Ｃ／Ｅ系統中條件／事件間的并發關系，用ＶＨＤＬ的順序語句描述條件／事件間的順序約束機制，為解決Ｃ／Ｅ系統中的有效沖突提供了可行的方法。
ＶＨＤＬ語言程序設計的基本單元稱為一個基本設計實體，其主要由實體說明（ｅｎｔｉｔｙ ｄｅｃｌａｒａｔｉｏｎ）和構造體（ａｒｃｈｉｔｅｃｔｕｒｅ ｂｏｄｙ）兩部分構成。實體說明部分規定了設計單元的輸入輸出接口信號或引腳。根據該控制器的Ｃ／Ｅ系統中關心和需觀察的變量選擇系統的輸入和輸出信號，以確定基本設計單元的實體及其端口。在控制器的Ｃ／Ｅ系統模型中，因為事件驅動條件是變化的，所以將發生的事件作為設計實體的輸入信號，系統條件作為實體的輸出信號。同時，為實體設計一個輸入端口ｓｙｓＳＴＡＲＴ，使系統上電復位。當ｓｙｓＳＴＡＲＴ觸發時賦予系統初始標識，系統資源（Ｔｏｋｅｎ）流動使能。下面是具體的ＶＨＤＬ實體描述。
ＬＩＢＲＡＲＹ ＩＥＥＥ?
ＵＳＥ ＩＥＥＥ．ＳＴＤ＿ＬＯＧＩＣ＿１１６４．ＡＬＬ?
……?其它庫?
ＥＮＴＩＴＹ ＭａｉｎＣｔｒｌ ＩＳ
ＰＯＲＴ?ｓｙｓＳＴＡＲＴ： ＩＮ 數據類型?
事件：ＩＮ數據類型?
條件：ＯＵＴ數據類型??
ＥＮＤ ＭａｉｎＣｔｒｌ ＩＳ?
構造體部分定義了設計單元的具體構造和操作（行為）。Ｃ／Ｅ系統模型的拓撲結構直觀地表達了條件和事件間的約束機制。這種約束機制映射為控制器內部各模塊之間的邏輯關系。根據控制器Ｃ／Ｅ系統模型的特點，可采用多進程結構描述Ｃ／Ｅ系統。進程內部順序執行，進程之間并發執行。多進程結構是并行執行進程的網絡，多個進程并發執行。因此從Ｃ／Ｅ系統的拓撲結構，可將各進程映射為Ｃ／Ｅ系統的各庫所狀態，從而能夠描述出各條件庫所間的異步并發關系。各進程之間通過接口信號進行通信。接口信號是由新變化的參量引導進程產生的輸出結果。設計進程的程序，使之產生的輸出結果成為新的庫所狀態，從而影響變遷觸發（ｆｉｒｅ）條件，以各進程的輸出結果作為進程間的通信接口信號。具體描述如下：
ＡＲＣＨＩＴＥＣＴＵＲＥ ｂｅｈａｖ ＯＦ ＭａｉｎＣｔｒｌ ＩＳ
ＢＥＧＩＮ
進程Ｒｉ：ＰＲＯＣＥＳＳ（事件集） ｉ∈?１，１４?
ＢＥＧＩＮ
Ｐｉ＜＝ 進程Ｒｉ的輸出；
……
ＥＮＤ ＰＲＯＣＥＳＳ Ｒｉ?
．．．．．．
ＥＮＤ ｂｅｈａｖ?
沖突是由系統資源的共享產生的，與并發是一對對偶的概念?１?。在實際的Ｐｅｔｒｉ網模型中可能存在沖突Ｋ＝＜Ｐｉ，?Ｔ１?Ｔ２?……?，Ｍ＞，網系統自身并不提供解決沖突的方法。避免沖突的方法或措施有：
（１）由用戶選擇，有沖突的地方通常是需要作出選擇和決策的地方。
（２）設置合適的觸發規則：確定性產生規則，如優先級；不確定性產生規則，如發生概率。
（３）改變系統結構，即改寫Ｐｅｔｒｉ網的關聯矩陣，增加共享資源回收。
ＶＨＤＬ語言中的并行語句同樣不能解決沖突問題。使用ＶＨＤＬ并行語句描述沖突時將導致資源的丟失。而使用ＶＨＤＬ語言中的順序語句，如進程內部的語句，采用設定不同優先級的方法，可以解決Ｐｅｔｒｉ網中存在的沖突。本控制器Ｃ／Ｅ系統也存在沖突現象，如圖３所示。
對每個庫所Ｐｉ進程的變化（Ｔｏｋｅｎ的有無），使用電平的高低來表征。事件發生與否，用脈沖出現與否表征。該Ｃ／Ｅ系統的結構體共有１４個并行處理的進程。根據對控制器進行形式描述的思想，在進程內部采用下列結構：
進程Ｒｉ：ＰＲＯＣＥＳＳ（事件參數表）? ｉ∈?１，１４?
……
ＩＦ?＜條件表達式＞? ＴＨＥＮ
＜行為表達式＞?
ＥＮＤ ＩＦ；
ＥＮＤ ＰＲＯＣＥＳＳ 進程Ｒｉ；
事件參數表（也稱敏感量）中事件觸發進程的執行過程是：在判斷事件的＜條件表達式＞為真后，順序執行其后的＜行為表達式＞，由新變化的參量引導進程產生輸出結果；執行完進程語句后，返回進程的事件參數，等待事件集新的變化，引發進程的再一次進行，往復循環。
圖4 頂層模塊時序仿真
４ 基于ＶＨＤＬ的仿真與ＣＰＬＤ實現
ＶＨＤＬ語言設計技術齊全，方法靈活，支持廣泛，對系統硬件描述能力強，具有多層次描述系統硬件的能力，可以從系統的數學模型直到門級電路。對控制器的Ｐｅｔｒｉ網模型進行ＶＨＤＬ程序設計后，利用綜合器進行邏輯綜合和優化，綜合后再經仿真器進行時序仿真，得到涉及器件硬件特性的仿真結果，其結果正確。最后下載到Ａｌｔｅｒａ系列的ＥＰＭ７１２８ＳＴＣ－６芯片上，從而實現視頻輸入卡邏輯控制器設計。行為仿真結果的仿真波形如圖４所示。
將Ｐｅｔｒｉ網與ＥＤＡ技術結合，對視頻輸入卡邏輯控制器用Ｐｅｔｒｉ網的Ｃ／Ｅ系統建模，并使用ＶＨＤＬ對協議的Ｃ／Ｅ系統模型進行程序設計，最后由ＣＰＬＤ器件實現控制器模型，使之成為實際的邏輯控制電路。這為硬件電路的高層綜合設計提供了一種方法，也為軟件系統和硬件系統開辟了一條溝通的渠道。對于其它具有多因素、動態和并發特點的系統，同樣可用Ｐｅｔｒｉ網建立模型，用ＣＰＬＤ器件對模型進行仿真和實現。
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