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CDMA2000基站系統中基帶分配卡的設計與實現
摘要：SVRN3G/BTS樣機系統的設計要求和IS2000協議，介紹了CDMA2000基站系統中基帶分配卡（亦稱BDC卡）的設計方案及其具體的硬件實現方法。基帶分配卡的實現，可大大簡化基站中基帶部分的算是功能，使系統結構更加模塊化，更易于升級和擴充。關鍵詞：基站 碼分多址 基帶分配卡 擴頻 成型濾波
CDMA是近年來用于數字蜂窩移動通信的一種先進的無線擴頻通信技術，它能滿足近年來高容量、廉價、高效的移動通信的需要。CDMA2000是北美基于IS-95系統發展而來的第三代無線通信系統，使用寬帶CDMA技術以適用IMT-2000的需求。CDMA2000具有較好的后向兼容性，提供了從第二代IS-95系統向3G的平滑過渡，業務供應商可以在有附加容量和高級業務需求的區域內有選擇性地建立CDMA2000網絡。
本文是根據第三代移動通信的基站收發信機即3G/BTS（Base-station Transceiver System）樣機系統的設計要求和IS2000協議對基帶分配卡提出的一種設計方案。基帶分配卡亦稱BDC卡（Baseband Distribution Combiner），處于射頻部分的寬帶收發信卡（BBX）和基帶部分的多信道處理卡（MCC）之間，它的實現可大大簡化基帶部分的處理功能，并使系統結構更加模塊化，更易于升級和擴充。
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1 BDC卡的功能介紹
DBC卡（即其帶分配卡）由反向處理模塊、前向處理模塊以及其它輔助模塊組成。其結構框圖如圖1所示。
BDC卡處理三個扇區（分別為a、b、c）的信號，每個扇區信號通過兩個獨立的天線實現空間分集接收，送入反向處理模塊，同時，將來自前向處理模塊的信號送入各扇區的射頻及其前端處理。它的主要功能是：
（1）完成后向鏈路的A/D變換和前向鏈路的D/A變換；
（2）前向鏈路各MCC卡的信道單元合并、PN短碼擴頻、基帶成型濾波；
（3）反向鏈路三個扇區接收的基帶信號的分配；
（4）各扇區導頻信道產生、16倍1.2288Mb/s時鐘信號分配以及2s同步信號分配。
2 BDC卡的設計方案
2.1 反向處理模塊
BDC的反向處理模塊主要完成A/D轉換、低通數字濾波、三扇區6個接收天線的信號分配。
由于受到射頻前端模擬濾波器性能的限制，A/D模塊輸出須6bit以上，才可滿足前端動態范圍的要求。而MCC卡對反向信道處理單元的要求是I、Q兩路輸入信號為4bit，因而對A/D輸出需要進行低通濾波，同時將8bit數據轉化為4bit。轉換如圖2所示。
濾波器指標：
通帶截止頻率fp=590kHz，阻帶截止頻率fs=740kHz，阻帶衰減10dB～15dB，輸入為8bit數據，輸出為4bit數據。
2.2 前向處理模塊
根據3G/BTS樣機系統的設計要求，為盡量簡化多信道處理卡（即MCC卡）的前向處理模塊，前向信道處理采用Motorola2450基站的處理辦法：將前向成型濾波、短碼擴頻放到BDC單元。于是BDC的前向處理模塊主要實現多個MCC卡信道單元的復接與合并、各扇區導頻信道產生、I、Q正交擴頻、前向基帶成型濾波、D/A轉換。
來自MCC卡的數據經過幅度調整，寬度為12bit。在BDC的前向處理模塊中，將一個MCC卡4組數據進行合并，得到一組寬度為14bit的數據，然后進行I、Q正交擴頻，最后完成基帶成型濾波。前向處理模塊如圖3所示。
合并模塊是BDC與MCC的數據接口。從每個MCC卡送來的數據是12位的串行數據。傳送數據的工作時鐘都是在16X（X=1.2288Mb/s）系統時鐘下工作。首先輸出最低有效位進行串行相加，并把相加后的進位與下次送來數據相加，同時，送入奇偶校驗作驗和，檢查奇偶校驗是否正確。如果正確，把串行相加的結果送入串行轉換；如果錯誤，則清除此次MCC卡送來的數據，并通過總線接口向GLI報告故障。
當所有前向CDMA信號合并后，串行相加模塊輸出的串行信號要進行串并轉換把串行數據變成并行數據然后從邏輯結構上移N位，加入導頻信道，最后輸出進行I和Q擴頻。其中，導頻信道采用全'0'導頻信道，I和Q擴頻也稱四相擴頻。擴頻序列的長度為2 15（即32768個PN比特片的長度）。在前向信道，每個基站使用不同偏置的序列，而反向信道調制時都使用零偏置的序列，這個序列稱為導頻PN序列。
在擴頻操作后，將I和Q脈沖加至基帶濾波器的輸入端。基帶濾波器的頻率響應滿足規定的性能要求。基帶濾波器的歸一化頻率響應在通帶0≤f≤fp內，應限定在±δ1內，阻帶f≥fs，應小于或等于δ2。各參數的數值為δ1=1.5dB，δ2=40dB，fp=590kHz，fs=740kHz。
最后，經過濾波的信號通過D/A轉換器轉換成模擬信號，送入BBX。
2.3 輔助模塊
該模塊主要包括時鐘產生與分配、同步信號分配、差分驅動與電平轉換。
BDC為MCC卡提供所需的時鐘信號，同時也為BBX提供A/D和D/A所需要的時鐘信號。時鐘產生模塊的輸入為16X（X=1.2288Mb/s），輸出為16X、8X、4X、2X和1X信號，分別送往MCC卡和BBX。
同步信號分配將CSM板送來的2s同步信號分發給各MCC卡和BBX。
BDC根據需要對相關信號提供差分驅動以及電平轉換。
2.4 BDC備份
設計時，BDC卡考慮備份，主、備兩個BDC通過三態門插入背板總線，同一時刻只有一個BDC卡在工作，三態門的控制由AMR根據報警情況來設置完成。當工作中的BDC卡出現故障時，將立即報警，然后AMR通過報警情況，馬上改變三態門的設置，啟用另一個BDC卡。這種關鍵部件采用備份設計的思想，可大大提高系統的安全性和可靠性。
3 BDC卡的硬件實現
根據上述設計方案，選擇APEX20K100、AD9058、AD9765和AD9632作為該基帶分配卡的主要部件。其單個扇區的硬件框圖如圖4所示。
圖4中，APEX20K100是Altera公司推出的一種可編程邏輯器件，它具有規模大、時間可預測性好等優點。AD9058是ADI公司推出的一種雙通道、高性能8bit模-數轉換器（ADC）。采樣時鐘頻率可達50MSPS，其獨特的結構參考電壓，能驅動兩片ADC。AD9765是一種雙端口、高速率、雙通道、12bit的CMOS數模轉換器（DAC）。它在很小的48路LQFP包中集成了2個高性能的12bit TxDAC和磁心，1個電壓參考和數字接口電路，4個擴展引腳。更兩路數據。AD9632是一個高速率寬帶放大器，它利用電其特有的設計結構結合了電流反饋和電壓反饋的最佳優點，展示了異常快速準確的脈沖響應。
3.1 APEX20K100加載方式設計
APEX20K100在運行期間，將加載數據存儲到靜態存儲器（SRAM）單元中。因為SRAM是易失性的，所以每次上電時，SRAM單元必須裝入加載數據。當APEX20K100加載好后，其寄存器和I/O引腳都必須初始化，然后設備才進入系統動作的用戶模式。考慮到上述特點，APEX20K100采用EPC2/PS聯合加載方式加載數據，每次只要一上電，EPC2就自動將數據加載到APEX20K100。圖5為EPC2/PS聯合加載方式的電路圖。
圖5中，（4）為一串行同步數據微處理器接口和MasterBlaster通信電纜，通過它將微處理器中的數據加載到EPC2設備，然后通過EPC2的DATA引腳串行輸出給APEX20K100。其中：
·MSEL1和MSEL0是APEX20K加載方式設置引腳，兩個全為'0'，則為EPC2/PS加載方式；
·DCLK是APEX20K的時鐘輸入引腳，每輸入一個時鐘，就串行輸入一位數據；
·nCONFIG是加載控制輸入引腳，低電平時目標設備復位，低電平到高電平的轉換過程中開始對設備進行加載數據；
·Vcc與加載設備的供電電壓相同，即3.3V；
·VIO是MaterBlaster輸出驅動器的參考電壓。
3.2 信號流程
反向處理模塊：BDC接收來自BBX的模擬信號，一個扇區兩副天線以差分形式進入，共8路信號。它們通過AD9632進行差分
合并、前置放大后，送入AD9058進行A/D轉換，變成8倍頻速率的數字基帶信號，其中I、Q兩路分別編8位碼，2個天線共輸出2×16=32位數據；再通過74F374鎖存器鎖存，利用統一的信號時鐘控制，將信號送入APEX20K100進行數字濾波，將8bit數據轉化成4bit，再通過APEX20K100的內部時鐘控制，利用8路數據劃分時輸出16位數據，最終送給MCC進行數據處理。
前向處理模塊：每個MCC送給BDC卡3路串行數據，每路12bit，分別到三個扇區，則每個扇區分到一路12bit串行數據。而整個系統總共有10塊MCC，共30路信號，因此BDC的每個扇區都有10路串行數據輸入。MCC將這10路信號送到MPEX20K100，完成串并轉換、正交擴頻、成型濾波等功能后輸出28位并行數據，分I、Q兩路，每路14位，到AD9765進行D/A轉換。最后，將AD9765的I、Q兩路模擬輸出信號送至BBX進行射頻前端處理并發射。
輔助模塊主要由AD580、AD708產生AD9058的兩個外部參考電壓+VREF、-VREF以及2.5V、3.3V的供電電壓。同時由MCC送來的16X（X=1.2288Mb/s）時鐘信號，通過APEX20K100產生16X、8X、4X、2X、1X時鐘，供給BBX和MCC。
通過測試和軟硬件聯調，該BDC卡能為BBX和MCC提供正確的數據信號，并且在整個CDMA2000基站樣機的系統聯調中，BDC卡能正常完成其功能，性能良好，采用熱備份，在實際工作中比較穩定可靠。
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